В динамическом ОЗУ используются интегральные микросхемы, в которых хранение информации в матрице ячеек памяти определяется наличием заряда в запоминающих емкостных элементах. Однако если к этим элементам долгое время не обращаться, то за счет тока утечки информация может стереться. Для предотвращения этого эффекта необходимо периодически считывать информацию из каждой ячейки памяти. При этом усилитель считывания автоматически восстанавливает заряд на запоминающих емкостях, обеспечивая сохранность данных. Такой режим работы динамического ОЗУ называется регенерацией.

В начале производится выбор строк путем подачи соответствующего кода на адресные входы А0... А7 и нулевого уровня на вход сигнала выборки строк RAS. При этом код строки записывается в адресный регистр и с помощью дешифратора строк выбирается регенерируемая строка. Для надежного хранения информации необходимо производить режим регенерации по всему диапазону строк с периодом не более 2 мс.

Существует несколько стандартных алгоритмов процедуры регенерации. В частности, можно до начала регенерации приостановить работу микропроцессора, воздействуя на его вход ГТ. Получив ответный сигнал ОЖ, можно произвести цикл регенерации. В описываемом модуле динамического ОЗУ использован другой путь: регенерация происходит не в моменты остановки микропроцессора, а в интервале времени между двумя любыми циклами обращения к памяти. Минимальный цикл между обращениями к памяти для микропроцессоре КР580ВМ80А равен трем тактам (трем периодам тактовой синхросерии Ф2). При используемой в компьютере частоте кварцевого резонатора 16МГц длительность такта составляет 0,565 мкс. Для реализации “прозрачной” регенерации ОЗУ в этом случае имеется достаточно времени даже при использовании микросхем К565РУ5Д с временем цикла 450 нс.

Такой режим регенерации позволяет организовать обмен данными в синхронном режиме, не требует информации о состоянии микропроцессора и, главное, исключает простой микропроцессора. В режимах чтения и записи регенерация ячеек памяти подключенных к выбранной строке, осуществляется автоматически. В режиме чтения на вход микросхем WE подается уровень логической единицы, а в режиме записи — уровень логического нуля, после чего на входы А0...А7 подается код столбца и с некоторой задержкой нулевой уровень на вход выбора столбца CAS. С помощью дешифратора столбцов определенная шина столбца через соответствующий ключ выборки подключается к шине данных, осуществляя запись или считывание информации в выбранной ячейке памяти.

Электрическая схема модуля динамического ОЗУ изображена на рисунке 2. Модуль включает в себя, контроллер ОЗУ, реализованный на микросхемах DD1—DDI.I, и основной блок ОЗУ объемом 64 Кбайта, на микросхемах DD12—DD19, перекрывающей адресное пространстве 0000Н—FFFFH. Модуль динамического ОЗУ может быть использован как с процессорным модулем, так и совместно с дисплейным модулем.

Поскольку в процессорном модуле и в дисплейном модуле могут использоваться свои ПЗУ—ОЗУ, в модуле динамического ОЗУ имеется 8-входовая схема (DD8) блокировки запросов обращения к модулю динамического ОЗУ, В частности, при работе модуля динамического ОЗУ только с микроЭВМ минимальной конфигурации, на входы блокировки следует подключить сигналы выборки адресного пространства 0000Н—0FFFH, а на входы выборки кристалла микросхем ОЗУ процессорного модуля КР541РУ2 подать сигналы логической единицы. В этом случае доступная область динамического ОЗУ будет составлять 60 Кбайт от 1000Н до FFFFH.

При подключении дисплейного модуля на входы блокировки подключают сигналы выборки адресного пространства 0000Н—0FFFFH, E000H—EFFFH и F000H— FFFFH. Работая с монитором в F800H—FFFFH, можно не входы выборки кристалла микросхем ПЗУ КР556РТ5 подать сигналы логической единицы, а с входа блокировки отключить сигналы выборки адресного пространства 0000Н— 0FFFH.

В такой конфигурации доступная область динамического ОЗУ составит 56 Кбайт от 0000Н до 0FFFH. Сигналы выборки адресных пространств низкого уровня препятствуют формированию в триггере DD1 сигнала длительностью, определяющей временной интервал обращения к ОЗУ. При этом модуль ОЗУ находится в режиме регенерации.

Контроллер ОЗУ состоит из мультиплексора адреса, реализованного на микросхемах ПЗУ DD9—DD11, счетчика адреса регенерации на микросхемах DD6 и DD7 (К155ИЕ5), схемы управления на регистре DD4 (К155ИР1), триггерах DD1 и логических микросхемах DD2, DD3, DD5. При поступлении сигналов ЧТЗУ или ЗПЗУ по фронту импульса Ф2ТТЛ с помощью триггеров DD1 на выходе схемы “2И-НЕ” (DD 2.1). Формируется импульс, длительность которого определяет цикл обращения к ОЗУ. С помощью регистра сдвига (DD4), который тактируется импульсами частотой 16МГц и импульсами Ф2ТТЛ, подаваемыми на входы регистра, сдвига, формируются импульсы временных шкал. После объединения с импульсом обращения к ОЗУ они дают управляющие сигналы CAS, сигналы подключения адресов строк и столбцов (для мультиплексоров) и сигналы подключения адреса регенерации.

В остальных ячейках находятся значения FF.

добиваются появления на выходе логического элемента DD1 импульса обращения к ОЗУ, а на выводе 15 микросхем ОЗУ сигнала CAS.

Затем с помощью директивы “0” и “5” записывают и считывают в ОЗУ данные. С помощью подпрограммы монитора копирования данных заносят данные из одной области ОЗУ в другую и с помощью директивы “8” вычисляют контрольные суммы обеих областей. В исправном ОЗУ эти области должны иметь одинаковые контрольные суммы.

Отсканировано с журнала “ЮТ для умелых рук” № ? 1989 г.
Отредактировано Лесных Ю.И. 1999 г.

Описание компьютера ЮТ-88

Журнал Юный Техник